{"id":1935,"date":"2014-07-14T15:57:28","date_gmt":"2014-07-14T15:57:28","guid":{"rendered":"http:\/\/sites.unica.it\/rpct\/?page_id=1935"},"modified":"2016-09-15T08:55:43","modified_gmt":"2016-09-15T08:55:43","slug":"tesi-triennali-2","status":"publish","type":"page","link":"https:\/\/sites.unica.it\/rpct\/research-topics\/tesi-triennali-2\/","title":{"rendered":"Bachelor Thesis"},"content":{"rendered":"<h4>it<\/h4><p><\/p>\n<ul>\n<ul>\n<ul>\n<li><strong>Titolo:<\/strong> Studio e sviluppo di interfacce per co-processori stream-based attraverso memorie generiche<\/li>\n<li><strong>Autore:<\/strong> Daniele Montisci<\/li>\n<li><strong>Anno Accademico:<\/strong> 2014\/2015<\/li>\n<li><strong>Relatore:<\/strong> Francesca Palumbo<\/li>\n<li><strong>Co-relatore:<\/strong> Carlo Sau<\/li>\n<li><strong>Lingua:<\/strong> Italiano<\/li>\n<li><strong>Sommario:<\/strong> Eseguire via software delle elaborazioni tipiche dell&#8217;ambito multimediale risulta in molti casi dispendioso in termini di risorse e di tempo impiegati. Delegarle a dell&#8217;hardware dedicato, mantenendo per il processore solo un ruolo di controllo, pu\u00f2 incrementare in maniera sostanziale le prestazioni. Tuttavia lo studio e l&#8217;implementazione di acceleratori hardware per questo tipo di applicazioni pu\u00f2 essere arduo per via della gestione del flusso dei dati tra gli acceleratori e il processore in base al livello di accoppiamento selezionato. In particolare livelli di accoppiamento basso portano ad un&#8217;elevata adattabilit\u00e0, ma hanno prestazioni limitate. Di contro, livelli di accoppiamento alto garantiscono prestazioni migliori, ma risultano fortemente legati all&#8217;ambiente in cui vengono sviluppati.<br \/>\nIn questo lavoro di tesi \u00e8 stato sviluppato un sistema di comunicazione tra processore e acceleratori hardware che garantisca le prestazioni di un accoppiamento ad alte prestazioni attraverso l&#8217;implementazione di protocolli stream in memorie generiche, garantendo cos\u00ec anche una discreta adattabilit\u00e0. Le soluzioni implementate sono state testate adottando la trasformata discreta del coseno (DCT) e la sua inversa, operazioni largamente utilizzate all&#8217;interno di applicazioni multimediali<\/li>\n<\/ul>\n<\/ul>\n<\/ul>\n<p>&nbsp;<\/p>\n<ul>\n<ul>\n<ul>\n<li><strong>Titolo:<\/strong> Riduzione del consumo di potenza in sistemi riconfiguraili dataflow-based<\/li>\n<li><strong>Autore:<\/strong> Stefano Corda<\/li>\n<li><strong>Anno Accademico:<\/strong> 2014\/2015<\/li>\n<li><strong>Relatore:<\/strong> Francesca Palumbo<\/li>\n<li><strong>Co-relatore:<\/strong> Carlo Sau<\/li>\n<li><strong>Lingua:<\/strong> Italiano<\/li>\n<li><strong>Sommario:<\/strong> Attualmente la tecnologia dell&#8217;elettronica digitale si \u00e8 evoluta tantissimo, basti pensare ai processi produttivi del silicio che sono arrivati a dimensioni del canale di pochi nanometri. Da una parte c&#8217;\u00e8 questo grande sviluppo dal lato della miniaturizzazione dei transistor, dall&#8217;altra c&#8217;\u00e8 il problema dei consumi energetici e delle batterie. Al momento la tecnologia delle batterie non \u00e8 al passo con quella dei dispositivi al silicio; perci\u00f2 per aumentare l&#8217;autonomia degli apparecchi si cerca, oltre ovviamente di sviluppare nuovi tipi di batterie, di ridurre per quanto possibile i consumi dei dispositivi. Spesso tale riduzione dei consumi viene raggiunta attraverso tecniche di power saving applicate a diversi livelli di granularit\u00e0. In questo lavoro di tesi in particolare \u00e8 stata analizzata la tecnica di power saving denominata Clock Gating (CG) nel contesto dei sistemi ricongurabili basati sul dataflow. Il principale obiettivo di questo lavoro di tesi \u00e8 di sviluppare una tecnica di power saving del tipo CG di granularit\u00e0 fine (o meglio fine grained Clock Gating). Nel caso particolare dei sistemi analizzati e testati ci si concentra su una tecnica di CG a grana fine a livello dei singoli attori che compongono un sistema ricongurabile dataflow-based. Il lavoro verte, oltre alla progettazione della tecnica di fine grained Clock Gating su sistemi dataflow based, ed in particolare sulle FIFO previste dal protocollo di comunicazione di questo tipo di sistemi, anche alla successiva automatizzazione della stessa tecnica.<\/li>\n<\/ul>\n<\/ul>\n<\/ul>\n<p>&nbsp;<\/p>\n<ul>\n<ul>\n<ul>\n<li><strong>Titolo:<\/strong> Analisi, ottimizzazione e generalizzazione del template di un coprocessore riconfigurabile<\/li>\n<li><strong>Autore:<\/strong> Luca Fanni<\/li>\n<li><strong>Anno Accademico:<\/strong> 2014\/2015<\/li>\n<li><strong>Relatore:<\/strong> Francesca Palumbo<\/li>\n<li><strong>Co-relatore:<\/strong> Carlo Sau<\/li>\n<li><strong>Lingua:<\/strong> Italiano<\/li>\n<li><strong>Sommario:<\/strong> Il Multi-Dataflow Composer (MDC) \u00e8 un tool software che si occupa della generazione di una piattaforma hardware riconfigurabile per l&#8217;elaborazione di dati, in grado di combinare diverse applicazioni in input descritte attraverso un linguaggio di alto livello in formato dataflow. Per consentire l&#8217;utilizzo delle piattaforme generate dal tool da parte di sistemi reali, \u00e8 necessario sviluppare un&#8217;interfaccia specifica, dipendente dalle applicazioni implementate. In questo modo si possono ottenere dei coprocessori riconfigurabili capaci di accelerare l&#8217;esecuzione delle stesse applicazioni di input. In questo lavoro di tesi verr\u00e0 affrontata l&#8217;analisi e la successiva ottimizzazione dell&#8217;interfaccia di coprocessing per piattaforme riconfigurabili generate dal tool MDC. In particolare ci si focalizzer\u00e0 dapprima sull&#8217;ottimizzazione di un&#8217;interfaccia di coprocessing di tipo memory-mapped, e in seguito sulla progettazione ed ottimizzazione di un&#8217;interfaccia di coprocessing basata su un protocollo di comunicazione punto-punto di tipo stream. Per entrambe le tipologie verranno mostrate le diverse soluzioni e verranno analizzati vantaggi e svantaggi di ciascuna di esse tramite i risultati sperimentali ottenuti.<\/li>\n<\/ul>\n<\/ul>\n<\/ul>\n<p>&nbsp;<\/p>\n<ul>\n<ul>\n<ul>\n<li><strong>Titolo:<\/strong> Architetture hardware per filtri riprogrammabili in applicazioni neurali<\/li>\n<li><strong>Autore:<\/strong> Francesco Dessy<\/li>\n<li><strong>Anno Accademico:<\/strong> 2013\/2014<\/li>\n<li><strong>Relatore:<\/strong> Francesca Palumbo<\/li>\n<li><strong>Co-relatori:<\/strong> Nicola Carta, Carlo Sau<\/li>\n<li><strong>Lingua:<\/strong> Italiano<\/li>\n<li><strong>Sommario: <\/strong>Il lavoro di tesi si focalizza sulla necessit\u00e0 in certi campi applicativi di dover estrarre delle informazioni da segnali caratterizzati da livelli bassi di rapporto segnale-rumore. E&#8217; quindi fondamentale adottare dei meccanismi di processing efficaci in grado di ripulire tali segnali dal rumore associato, in particolare utilizzando dei filtraggi altamente selettivi la cui risposta in frequenza possa essere personalizzata in base alle caratteristiche correnti del segnali in considerazione. La progettazione risulta complessa soprattutto nel caso di algoritmi di processing utilizzati in applicazioni di neuroprotesi, soggetti a vincoli stringenti di area e consumo di potenza oltre a quelli di real-time in particolare nel caso di una soluzione multi-canale. Per tale motivo, si vuole proporre un approccio di tipo riconfigurabile per l&#8217;implementazione di filtri a banda, ordine e numero variabile di canali di elaborazione che possa utilizzare un numero minimo di risorse hardware. Di norma i segnali neurali che vogliamo acquisire hanno una ampiezza dell&#8217;ordine delle decine di \u03bcV e sono affetti dal rumore generato dalla contrazione dei muscoli che si trovano nelle vicinanze dei sensori e che hanno una ampiezza dell&#8217;ordine dei mV. Inoltre la densit\u00e0 spettrale di potenza vede molto vicini e anzi parzialmente sovrapposti i segnali di interesse e quelli di interferenza.<\/li>\n<\/ul>\n<\/ul>\n<\/ul>\n<p>&nbsp;<\/p>\n<ul>\n<ul>\n<ul>\n<li><strong>Titolo:<\/strong> Studio e progettazione di un front-end generalizzato per coprocessore riconfigurabile multi-standard<\/li>\n<li><strong>Autore:<\/strong> Daniel Melis<\/li>\n<li><strong>Anno Accademico:<\/strong> 2013\/2014<\/li>\n<li><strong>Relatore:<\/strong> Francesca Palumbo<\/li>\n<li><strong>Co-relatore:<\/strong> Carlo Sau<\/li>\n<li><strong>Lingua:<\/strong> Italiano<\/li>\n<li><strong>Sommario: <\/strong>Il Multi-Dataflow Composer (MDC) tool \u00e8 un framework software per la generazione automatizzata di una piattaforma hardware riconfigurabile. MDC parte dalla descrizione di alto livello in formato dataflow di un insieme di reti, e genera la specifica di una rete mutlifunzione in grado di implementare le funzionalit\u00e0 delle singole reti di partenza. Tuttavia, MDC non \u00e8 in grado di generare un template standard che consenta il testing effettivo della rete generata ed il suo utilizzo all\u2019interno di un sistema completo. A causa del variare del numero di porte in ingresso ed in uscita e del protocollo di comunicazione hardware utilizzato, \u00e8 necessario progettare, per ogni rete generata, un sistema di interfaccia specifico. In questa tesi viene presentato un template generalizzabile per l\u2019interfacciamento della rete multi-dataflow generata da MDC.<\/li>\n<\/ul>\n<\/ul>\n<\/ul>\n<hr \/>\n<p>&nbsp;<\/p>\n<p><a href=\"http:\/\/sites.unica.it\/rpct\/research-topics\/\">Ritorna a Bachelor and Master Thesis<\/a><\/p>\n<p><\/p><h4>en<\/h4><p><\/p>\n<ul>\n<ul>\n<ul>\n<li><strong>Title:<\/strong> Study and development of generic memory interfaces for stream-based co-processors<\/li>\n<li><strong>Author:<\/strong> Daniele Montisci<\/li>\n<li><strong>Academic Year:<\/strong> 2014\/2015<\/li>\n<li><strong>Supervisor:<\/strong> Francesca Palumbo<\/li>\n<li><strong>Co-supervisor:<\/strong> Carlo Sau<\/li>\n<li><strong>Language:<\/strong> Italian<\/li>\n<\/ul>\n<\/ul>\n<\/ul>\n<p>&nbsp;<\/p>\n<ul>\n<ul>\n<ul>\n<li><strong>Title:<\/strong> Power consumption reduction in reconfigurable dataflow-based systems<\/li>\n<li><strong>Author:<\/strong> Stefano Corda<\/li>\n<li><strong>Academic Year:<\/strong> 2014\/2015<\/li>\n<li><strong>Supervisor:<\/strong> Francesca Palumbo<\/li>\n<li><strong>Co-supervisor:<\/strong> Carlo Sau<\/li>\n<li><strong>Language:<\/strong> Italian<\/li>\n<\/ul>\n<\/ul>\n<\/ul>\n<p>&nbsp;<\/p>\n<ul>\n<ul>\n<ul>\n<li><strong>Title:<\/strong> Analysis, optimization and generalization of a reconfigurable coprocessor template<\/li>\n<li><strong>Author:<\/strong> Luca Fanni<\/li>\n<li><strong>Academic Year:<\/strong> 2014\/2015<\/li>\n<li><strong>Supervisor:<\/strong> Francesca Palumbo<\/li>\n<li><strong>Co-supervisor:<\/strong> Carlo Sau<\/li>\n<li><strong>Language:<\/strong> Italian<\/li>\n<\/ul>\n<\/ul>\n<\/ul>\n<p>&nbsp;<\/p>\n<ul>\n<ul>\n<ul>\n<li><strong>Title:<\/strong> Hardware architectures for reconfigurable filters in neural applications<\/li>\n<li><strong>Author:<\/strong> Francesco Dessy<\/li>\n<li><strong>Academic Year:<\/strong> 2013\/2014<\/li>\n<li><strong>Supervisor:<\/strong> Francesca Palumbo<\/li>\n<li><strong>Co-supervisors:<\/strong> Nicola Carta, Carlo Sau<\/li>\n<li><strong>Language:<\/strong> Italian<\/li>\n<\/ul>\n<\/ul>\n<\/ul>\n<p>&nbsp;<\/p>\n<ul>\n<ul>\n<ul>\n<li><strong>Title:<\/strong> Study and design of a generalized front-end for multi-standard reconfigurable coprocessors<\/li>\n<li><strong>Author:<\/strong> Daniel Melis<\/li>\n<li><strong>Academic Year:<\/strong> 2013\/2014<\/li>\n<li><strong>Supervisor:<\/strong> Francesca Palumbo<\/li>\n<li><strong>Co-supervisor:<\/strong> Carlo Sau<\/li>\n<li><strong>Language:<\/strong> Italian<\/li>\n<\/ul>\n<\/ul>\n<\/ul>\n<hr \/>\n<p>&nbsp;<\/p>\n<p><a href=\"http:\/\/sites.unica.it\/rpct\/research-topics\/\">Return to Bachelor and Master Thesis<\/a><\/p>","protected":false},"excerpt":{"rendered":"<p>it Titolo: Studio e sviluppo di interfacce per co-processori stream-based attraverso memorie generiche Autore: Daniele Montisci Anno Accademico: 2014\/2015 Relatore: Francesca Palumbo Co-relatore: Carlo Sau Lingua: Italiano Sommario: Eseguire via software delle elaborazioni tipiche dell&#8217;ambito multimediale risulta in molti casi dispendioso in termini di risorse e di tempo impiegati. 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