![\"imgo\"](\"http:\/\/sites.unica.it\/rpct\/files\/2014\/06\/imgo.jpeg\")
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Le fasi che concorrono all\u2019implementazione automatica della gestione della dissipazione di potenza, schematizzate in figura, sono:<\/p>\n
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- Logic regions identification<\/b>: \u00a0durante questa fase MDC analizza le specifiche dataflow in ingresso ed estrae da esse gli insiemi di risorse che da un punto di vista funzionale sono sempre attive\/inattive insieme; questi insiemi sono chiamati regioni logiche (LR). L\u2019identificazione delle LR consente al progettista di gestire l\u2019attivazione della logica a un livello di grana grossa, invece che a un livello di grana fine (cio\u00e8 operando sul singolo attore).<\/li>\n
- Power saving<\/b>:\n
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- clock gating: \u00a0<\/b>la gestione del clock gating viene implementata su tecnologia ASIC per mezzo di semplici porte and, <\/i>chiamate celle di clock gating, che prendono come input il clock di sistema. Quando la funzionalit\u00e0 di clock gating \u00e8 abilitata, l\u2019output della cella di clock gating \u00e8 basso, e le transizioni logiche della corrispondente LR associate al clock non avvengono pi\u00f9. Su FPGA l\u2019implementazione del clock gating richiede l\u2019utilizzo di specifici moduli presenti sulla scheda. Questi moduli sono in numero limitato e potrebbero non essere sufficienti per tutte le LR identificate dal tool. MDC gestisce anche questo aspetto: se il numero dei moduli \u00e8 inferiore a quello delle LR, il tool accorpa alcune LR tentando di minimizzare comunque l\u2019overhead di dissipazione dovuto a queste regioni sub-ottimali.<\/li>\n
- power gating: <\/b>l\u2019implementazione del power gating richiede diversa logica addizionale (sleep transistors per accendere\/spegnere l\u2019alimentazione, isolation cells per evitare la trasmissione di segnali spuri in input a celle normalmente accese, e state retention cells per salvare lo stato interno delle regioni spente). Questa logica viene inserita per mezzo di un file di power format (il Common Power Format (CPF) promosso dalla Silicon Integration Initiative), che consente ai progettisti di specificare i requisiti di potenza in fase di progettazione, senza dover modificare direttamente l\u2019RTL. In base alle LR identificate e alla loro composizione, MDC scrive il file CPF che contiene tutte le necessarie informazioni relative ai requisiti di potenza. Inoltre genera automaticamente un Power Controller che pilota tutti i segnali necessari ad abilitare la logica di power gating.<\/li>\n<\/ul>\n<\/li>\n<\/ul>\n
Per maggiori dettagli riguardo gli algoritmi implementati da MDC per identificare le regioni logiche e minimizzare la potenza delle stesse sono consultabili i seguenti articoli: Power-Awarness in Coarse-Grained Reconfigurable Designs: a Dataflow Based Strategy<\/a>, Coarse-Grained Reconfiguration: Dataflow-Based Power Management<\/a>, Automated Power Gating Methodology for Dataflow-Based Reconfigurable Systems<\/a>, Early Stage Automatic Strategy for Power-Aware Signal Processing Systems<\/a>.<\/p>\n
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Within a coarse-grained reconfigurable architectures when an application is executed the parts of the design not involved in the computation waste power. \u00a0In particular, power consumption is determined by two different contributions: dynamic and static. The former is due to capacitance charging\/discharging when logic transitions occur. The latter is due to leakage currents and it is consumed even when the circuit is not switching. Two of the most effective techniques in saving dynamic and static power are clock gating and power gating. Clock gating consists in switching off the clock of the logic not involved in the computation, while power gating consists in shutting down the supply voltage.<\/p>\n
MDC features an automated power management technique, based on clock gating and power gating techniques, which identifies the homogenous logic regions in the design and enables\/disables them at the same time, preserving the overall computing correctness.<\/p>\n
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The steps of the power management flow, depicted in figure, are:<\/p>\n
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- Logic regions identification:<\/strong> \u00a0during this step MDC analyses the input dataflow models and extract from them the sets of resources that, from the functional point of view, are active\/inactive together; these sets are called logic regions (LR). LRs identification allows the designer to manage the logic activation at a coarse grain level, instead of at the fine grain (single actor) one.<\/li>\n
- Power saving:<\/strong>\n
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- clock gating:<\/strong> \u00a0clock gating management on ASIC technology is implemented by means of simple and gates, called clock gating cells, which take as input the main clock signal. When the clock gating feature is enabled, the clock gating cell output is zero, and the logic transitions associated to the clock signal (within the considered LR) do not occur anymore. On FPGA clock gating implementations requires the utilization of dedicated modules available on the board. These modules are limited in number and, in some cases, can be not enough for all the identified LRs. MDC manages this issue; if these modules are less than the number of LRs, the tool joins some LRs aiming at the minimization of the power dissipation overhead due to the sub-optimal LR.<\/li>\n
- power gating:<\/strong> power gating implementation requires a lot more additional logic (sleep transistors to switch on\/off the power supply, isolation cells to avoid the transmission of spurious signals in input to the normally-on cells and state retention logic to maintain the internal state of the gated region). This logic is inserted by means of a power format file (the Silicon Integration Initiative’s Common Power Format (CPF)), which allows designers specifying power intent early in the design, relieving them from the direct modification of the RTL design. Depending on the identified LRs and their compositions, MDC write a CPF file which contains all the necessary power information. Furthermore it generates a Power Controller that drives all the enable signals necessary to the power gating logic.<\/li>\n<\/ul>\n<\/li>\n<\/ul>\n
For further details on the algorithms implemented by MDC to identify logic regions and to manage their power consumption, please refer to the following articles: Power-Awarness in Coarse-Grained Reconfigurable Designs: a Dataflow Based Strategy<\/a>, Coarse-Grained Reconfiguration: Dataflow-Based Power Management<\/a>, Automated Power Gating Methodology for Dataflow-Based Reconfigurable Systems<\/a>, Early Stage Automatic Strategy for Power-Aware Signal Processing Systems<\/a>.<\/p>\n
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it Nelle \u00a0architetture riconfigurabili a grana grossa, quando viene eseguita un\u2019applicazione la parte del design non necessario alla computazione spreca potenza. In particolare il consumo di potenza \u00e8 composto da due termini, dinamico e statico. \u00a0Il primo \u00e8 dovuto invece alla corrente derivante dal caricamento e scaricamento continuo della capacit\u00e0 di carico durante le transizioni. … Continua la lettura di Power Saving<\/span>
- power gating:<\/strong> power gating implementation requires a lot more additional logic (sleep transistors to switch on\/off the power supply, isolation cells to avoid the transmission of spurious signals in input to the normally-on cells and state retention logic to maintain the internal state of the gated region). This logic is inserted by means of a power format file (the Silicon Integration Initiative’s Common Power Format (CPF)), which allows designers specifying power intent early in the design, relieving them from the direct modification of the RTL design. Depending on the identified LRs and their compositions, MDC write a CPF file which contains all the necessary power information. Furthermore it generates a Power Controller that drives all the enable signals necessary to the power gating logic.<\/li>\n<\/ul>\n<\/li>\n<\/ul>\n
- Power saving:<\/strong>\n
- power gating: <\/b>l\u2019implementazione del power gating richiede diversa logica addizionale (sleep transistors per accendere\/spegnere l\u2019alimentazione, isolation cells per evitare la trasmissione di segnali spuri in input a celle normalmente accese, e state retention cells per salvare lo stato interno delle regioni spente). Questa logica viene inserita per mezzo di un file di power format (il Common Power Format (CPF) promosso dalla Silicon Integration Initiative), che consente ai progettisti di specificare i requisiti di potenza in fase di progettazione, senza dover modificare direttamente l\u2019RTL. In base alle LR identificate e alla loro composizione, MDC scrive il file CPF che contiene tutte le necessarie informazioni relative ai requisiti di potenza. Inoltre genera automaticamente un Power Controller che pilota tutti i segnali necessari ad abilitare la logica di power gating.<\/li>\n<\/ul>\n<\/li>\n<\/ul>\n
- Power saving<\/b>:\n